Creater of Veryl Hardware Description Language, OSS developer https://xitter.gq/t.co/RfC73vuLib
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Veryl プロジェクトで作ったモジュールを IP-XACT の IP にする veryl-ip (github.com/kenta11/veryl-ip) を作りました．
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VerylシミュレータとVerilatorのパフォーマンス比較記事を書きました。Cranelift+GCCのハイブリッドバックエンドで初回応答性と長時間・大規模Simの速度を両立できており、今回の測定では全てのケースでVerilatorより速くなっています。
veryl-lang.org/blog/veryl-si…
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10/7(火)にパシフィコ横浜で開催されるDesign Solution Forum 2025にて、Verylの言語機能や開発状況、採用事例について話します。興味のある方はぜひ聞きに来てください。オンライン聴講もできるようです。
dsforum.jp/2025/
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SC4s は，別の発表で既に一部スペックが出ていますが，2048 コアのチップで，5n 世代のプロセスでの製造です
今年の高松での SWoPP でも，ARC/CPSY 研究会で SC4s についての発表を予定していますので，興味がある方はぜひそちらにもご参加ください
弊社（PEZY Computing）で開発した新しいプロセッサPEZY-SC4sについての発表がHotChips2025に採択されました。8/25に現地で発表してきます！
hotchips.org/advance-program…
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こちらレビューさせていただきました。LinuxブートするRISC-Vの実装解説はもちろんですが、Verylの最新の構文をうまく使ったコード例も見どころです。ぜひご覧ください。
#技術書典 18でCPUを自作する本の続きを頒布します。RISC-VのCPUに乗除算、圧縮命令、不可分操作、MMIO、割込、例外、特権、ページングを実装してLinuxを動かせるようにする200pの本です。
物理本は有料で電子は無料です。6/1は「う-07」におりますので是非お立ち寄りください
techbookfest.org/product/78E…
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#技術書典 18でCPUを自作する本の続きを頒布します。RISC-VのCPUに乗除算、圧縮命令、不可分操作、MMIO、割込、例外、特権、ページングを実装してLinuxを動かせるようにする200pの本です。
物理本は有料で電子は無料です。6/1は「う-07」におりますので是非お立ち寄りください
techbookfest.org/product/78E…
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新しくRustドキュメントの翻訳プラットフォームを立ち上げました。全言語、全ドキュメント対応になっているので、特にこれまで日本語化されてこなかったドキュメントなど、翻訳にご協力いただけると助かります。
zenn.dev/dalance/articles/28…
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RgGen v0.33.4をリリースしました。
このバージョンから、Verylのサポートが追加になります。
github.com/rggen/rggen/relea…
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これは Veryl というハードウェア記述言語についての発表資料です
Veryl は，いわば JavaScript に対する TypeScript のような感じで，SystemVerilog とほぼ１：１に対応が取れる形でトランスパイルする作りになっており，なぜそう言うアプローチが必要なのかやメリットなどを説明しています
I created publications page of Veryl, and added the proceeding and slices which was presented in DVCon Japan 2024.
veryl-lang.org/docs/#publica…
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技術書典で自作CPUの入門書を頒布します。内容はVerylという言語でRISC-VのCPUを書くものになっていて、RV32I, RV64Iを実装したあとパイプライン処理化します。
物理本は有料で電子は無料です。
オフライン会場では「え 17」におりますので是非お立ち寄りください
techbookfest.org/product/h1h…
#技術書典
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I released Veryl 0.12.0 including
* Some breaking changes by syntax improvement
* cocotb support
* Integrated standard library (public API is unstable yet)
github.com/veryl-lang/veryl/…
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VerylでRV[32|64]Iの5段パイプラインCPUを作成。
とりあえずriscv-testsのrv32i-p-addがXLEN=32, 64の両方で動く程度までは実装できた。まだ他のテストは試してない
github.com/nananapo/bluecore…
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Do We Need a New Hardware Description Language?:
When you think about hardware description languages, you probably think of Verilog or VHDL. There are others, of course, but those are the two elephants in the room. Do we need another one? [Veryl-lang] … ift.tt/13Gx5RP
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Version 0.3.0 of mdbook-i18n-helpers has just been released! github.com/google/mdbook-i18…
Thanks to @dalance1982, we now only extract strings and comments from code blocks. This removes ton of cruft! Plus we now test our code against the Rust Book on every PR. Enjoy! 🚀
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Veryl: A Modern Hardware Description Language
github.com/dalance/veryl
Discussions: discu.eu/q/https://github.co…
#programming #rustlang
by @dalance1982
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少し前に回路とシステムワークショップで RISC-V について話したスライドです．RISC-V については目新しい内容は無いと思いますが，大学や企業での使用例に興味ある方には参考になるかもです．後半に PEZY Computing さんとティアフォーさんでの使用事例もあります（宣伝）．
rsg.ci.i.u-tokyo.ac.jp/membe…